Übungsaufgaben Digitaltechnik / Technische Informatik PDF

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Übungsaufgaben zur Vorlesung Digitaltechnik bzw. Technische Informatik 1 an der Dualen Hochschule Baden-Württemberg Karlsruhe...

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Übung 1 zur Digitaltechnik 1.) Grundlagen a) Rechnen Sie 1 TB in TiB und in GiB um. b) Der mittlere Informationsgehalt H eines Datenbits hängt von der Wahrscheinlichkeit p(1) des Auftretens einer 1 ab. Geben Sie die allgemeine Formel für H in Abhängigkeit von p(1) an und zeichnen Sie die zugehörige Funktion. c) Die Tageszeit soll sekundengenau codiert werden. Es wird die Form HHMMSS verwendet, wobei HH die Stunden, MM die Minuten und SS die Sekunden, jeweils im BCD-Code sind. Berechnen Sie die Redundanz bei dieser Codierung. 2.) Zahlensysteme und Codes a) Rechnen Sie die Dezimalzahl -100 in eine Dualzahl in 8 bit-Zweierkomplementdarstellung um. b) Rechnen Sie die Dualzahl 1101,1101 in eine Dezimalzahl um. c) Addieren Sie die positiven Dualzahlen 111011002 und 101011012 von Hand. Überprüfen Sie das Ergebnis im Dezimalsystem. d) Gegeben sind die beiden Dualzahlen 101000 und 1000010. Subtrahieren Sie die zweite von der ersten, indem Sie zuerst das 8-Bit Zweierkomplement bilden und dann zur ersten Zahl addieren. Überprüfen Sie das Ergebnis im Dezimalsystem. e) Eine 32 bit-Gleitkommazahl ist im Rechner als 11000001 01001100 00000000 00000000 abgespeichert. Geben Sie die Dezimalzahl an, die hier nach IEEE 754 codiert ist. f) Geben Sie die Codierung der Dezimalzahl 13,8125 nach IEEE 754 mit einfacher Genauigkeit an. Geben Sie den Code auch abgekürzt in Hexadezimalschreibweise an. g) Geben Sie die Hexadezimalzahl 5E316 im Dualcode, als Dezimalzahl und als BCD-Zahl an. 3.) CRC Der Datenblock 10000110101110 soll CRC-gesichert werden. Als Generator-Bitfolge soll 110101 verwendet werden (Bluetooth-CRC). Wie lautet der Datenblock samt CRCPrüfsumme?

W. Haustein: Digitaltechnik, Übung 1

S. 1

Lösung zur Übung 1, Digitaltechnik 1.a) 1 TB = 1012 Byte = 1000000000000 Byte. 1 TiB = 240 Byte = 1099511627776 Byte. 1 GiB = 230 Byte = 1073741824 Byte. Also ist 1 TB ≈ 0,9095 TiB ≈ 931,3 GiB. 1.b) Es gilt: H = p(0)·I(0) + p(1)·I(1) = [p(0)·(-log2(p(0))) + p(1)·(-log2(p(1)))] bit = [(1-p(1))·(-log2(1-p(1))) + p(1)·(-log2(p(1)))] bit. H / bit

1

0,9

0,8

0,7

0,6

0,5

0,4

0,3

0,2

0,1

0 0

0,1

0,2

0,3

0,4

0,5

0,6

0,7

0,8

0,9

1

p(1)

1.c) Da jede BCD-Stelle mit 4 Bits codiert wird, werden 24 Bits verwendet. Da der Tag 24*60*60 = 86400 Sekunden hat, sind zur Codierung mindestens log2 86400 bit ≈ 16,4 bit nötig. Die Redundanz beträgt also ca. 7,6 bit. (Erklärung: 4 Bits in der BCDDarstellung sind immer null und könnten deshalb weggelassen werde. Die restliche Redundanz kommt aus der schlechten Ausnutzung der restlichen Bitstellen.) 2.a) Dargestellt wird (-100 + 28) 10 = 15610, also (128 + 16 + 8 + 4)10 = 100111002. Oder: 10010 = 011001002. Einerkomplement: 100110112. Eins addiert: 100111002. 2.b) 1101,1101 = 8+4+1+0,5+0,25+0,0625 = 13,8125. Oder: 1101,1101 = 13+13/16 = 13,8125. 2.c)

1 1 1 0 1 1 0 0 Probe: 23610 + 17310 = 40910. + 1 0 1 0 1 1 0 1 1

1

1

1

1

1 1 0 0 1 1 0 0 1 2.d)

0 0 1 0 1 0 0 0 + 1 0 1 1 1 1 0 1 1

1

1

1

1

Einerkomplement +1

1 1 1 0 0 1 1 0 Als Dualzahl gelesen erhält man 23010. Das Ergebnis hat allerdings eine 1 im MSB (Bitstelle 7), ist also negativ. Deshalb muss noch 28 = 25610 abgezogen werden, so dass -2610 entsteht. (Oder: Zweierkomplement des Ergebnisses lautet 110102, also 2610.) Im Dezimalsystem lautet die Rechnung: 40 – 66 = -26. 2.e) Vorzeichenbit: 1 (negativ). Exponent: 100000102 -12710 = 310. Mantisse: 1,100112. Die gesuchte Zahl lautet also -1100,112 = -12,7510. 2.f) Umrechnung in Dualzahl: 13,8125 = 1101,11012 (siehe Aufgabe 2.b). Normalisierung: 1101,1101 = 1,1011101·23. Exponent + Bias: 3 + 127 = 13010 = 100000102. Nach IEEE 754 also: 01000001 01011101 00000000 00000000. In Hexadezimalschreibweise: 415D0000. W. Haustein: Digitaltechnik, Übung 1

S. 2

2.g) 5E316 = 101 1110 00112 = (516² + 1416 + 3)10 = 150710 = 0001 0101 0000 0111BCD. 3.) An den Datenblock werden zunächst 5 Nullen angehängt. Das Prüfverfahren liefert: 1000011010111000000 110101 --------101001 110101 --------111000 110101 --------110110 110101 --------111110 110101 --------101100 110101 --------110010 110101 --------11100

Der Rest wird nun zum erweiterten Datenblock addiert, so dass man erhält: 1000011010111011100

W. Haustein: Digitaltechnik, Übung 1

S. 3

Übung 2 zur Vorlesung Digitaltechnik 1.) Wenn eine der 4 Schaltungen A-D eingesetzt wird, erfüllt die Gesamtschaltung die Bedingungen der Wahrheitstabelle. Finden Sie heraus, um welche Schaltung es sich handelt. c 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

a 0 1 0 1 0 1 0 1

d 1 0 0 0 1 1 0 0

a b c

3.) Die dargestellte Schaltung war vorgegeben und wurde auf einer Platine aufgebaut. Sie funktionierte aber nicht richtig, weil Bauteile verwechselt wurden. Bei der Fehlersuche stellte man die angegebenen Zwischen- und Ausgangssignale fest. Schließen Sie aus den Messungen auf die Bauteile zurück, die offenbar verwechselt wurden. Z1

E2 E3

C

B

D

d

2.) Geben Sie für das abgebildete logische Schaltnetz die Gleichungen für die Zwischenvariablen (Z1, Z2) und die Ausgangsvariable (X) als Funktion von A und B an (noch ohne Vereinfachung).

E1

A

A

Z1 X

B

Z2

E3 E2 E1 Z1 Z 2 Z3 0 0 0 1 1 1 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 1 1 0 1 0

A 1 1 1 0 1 1 1 1

A Z3

Z2

4.) Entwerfen Sie eine Logikschaltung, die das Paritätsbit für gerade Parität bei einem 7-Bit Datenwort ermittelt. (Vorschlag: entwickeln Sie die Schaltung zunächst für 2 Bit und erweitern Sie sie dann Bit für Bit.)

W. Haustein: Digitaltechnik, Übung 2

S. 1

Lösung zur Übung 2, Digitaltechnik 1.) Die Schaltungen C und D scheiden schon in der ersten Zeile aus. In der zweiten Zeile scheidet auch B aus, also bleibt A übrig. A erfüllt auch die übrigen Zeilen der Wahrheitstabelle. 2.) Z1 = A  B Z2 = Z1  B = Z1  B = (A  B)  B X = Z1  Z2 = A  B  (A  B)  B 3.) Die beiden Antivalenzgatter liefern auch dann eine 1, wenn beide Eingänge null sind. Offenbar wurden versehentlich NAND-Gatter eingesetzt. 4.) 2 Bit: Der Ausgang (das Paritätsbit) muss 1 sein, wenn beide Eingänge verschieden sind, und sonst null. Dies entspricht einem XOR. 3 Bit: Der Ausgang muss 1 sein, wenn die beiden ersten Bit verschieden waren und das dritte Bit null ist oder wenn die beiden ersten Bits gleich waren und das dritte Bit eins ist. Der Ausgang des obigen XOR muss also mit Bit 3 wieder über ein XOR verbunden werden. 4 und mehr Bit: Die Überlegung setzt sich entsprechend fort. Schaltung dazu: Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

Paritätsbit

(Es gibt auch andere Lösungen!)

W. Haustein: Digitaltechnik, Übung 2

S. 2

Übung 3 zur Vorlesung Digitaltechnik 1.) Gegeben sei nochmals die Schaltung nach Übung 2, Aufgabe 2. Vereinfachen Sie die Gleichungen für die Zwischenvariablen (Z1, Z2) und die Ausgangsvariable (X) so weit wie möglich. 2.) Die rechts dargestellte logische Schaltung soll aufgebaut werden.

a b

z

c a) Damit nur ein integrierter Schaltkreis verwendet werden muss, soll sie mit Hilfe der Verteilungsregel und der Gesetze von De Morgan so umgeformt werden, dass sie sich mit der integrierten Schaltung 74AHC00 (vier NAND mit je 2 Eingängen) verwirklichen lässt, aber mit einer anderen Anordnung der logischen Elemente als in der Vorlesung. b) Stellen Sie für die Originalschaltung und für die umgeformte Schaltung die Wahrheitstabelle auf und prüfen Sie nach, ob beide tatsächlich dieselbe logische Funktion verwirklichen.

W. Haustein: Digitaltechnik, Übung 3

S. 1

Lösung zur Übung 3, Digitaltechnik

1.) Z1 = A  B Z2 = Z1  B = Z1  B (De Morgan) = (A  B)  B = (A  B)  (B  B)

(Verteilungsregel)

= (A  B)  0 = A  B X = Z1  Z2 = (A  B)  (A  B) = A  ( B  (A  B))

(Verbindungsregel)

= A  ((B  A)  ( B  B)) = A  ((B  A)  1) = A  (A  B) = (A  A )  B = A  B = A  B 2.a) z = (a  b)  (b  c) Verteilungsregel: z = b  (a  c)

De Morgan: z = b  a  c = b  a  c

b a c

b a c

z

z

Doppelte Verneinung / NICHT aus NAND: z = b  a  a  c  1 2.b)

c 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

a 0 1 0 1 0 1 0 1

z 0 0 1 1 0 0 0 1

b a c

z 1

W. Haustein: Digitaltechnik, Übung 3

S. 2

Übung 4 zur Digitaltechnik 1.) Für die angegebene Wahrheitstabelle soll eine Logikschaltung entworfen werden.

E3 E2 E1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

a) Finden Sie mit Hilfe des KV-Diagramms eine möglichst einfache Funktionsgleichung in ODER-Form. b) Formen Sie die Funktionsgleichung so um, dass sie mit 4 NAND- oder 4 NOR-Gattern realisiert werden kann. Geben Sie das entsprechende Schaltbild an.

A 0 1 0 0 0 1 1 1

2.) BCD zu Sieben-Segment-Decoder Entwerfen Sie mit Hilfe des KV-Diagramms eine möglichst einfache Funktionsgleichung in ODER-Form zur Ansteuerung von Segment a. Ein x in der Wahrheitstabelle bedeutet „irrelevant“. Zeichnen Sie auch das entsprechende Schaltbild aus UND-, ODER- und NICHTGattern.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

B3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

BCD B2 B1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1

B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a 1 0 1 1 0 1 1 1 1 1 x x x x x x

Sieben-Segment b c d e f 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 0 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x

g 0 0 1 1 1 1 1 0 1 1 x x x x x x

a f

g

e

b c

d

W. Haustein: Digitaltechnik, Übung 4

S. 1

Lösung zur Übung 4, Digitaltechnik 1.a)

E1 E2 E2

0

2

0 0

E1 1

3

1 0

5

7

E1

1 1

E3

4

6

0 1

E3

A = (E1  E 2 )  ( E 2  E 3 ) 1.b) A = E1  E 2  1  E 2  E 3 Die Funktionsgleichung lässt sich mit 4 NAND-Gattern realisieren:

E1 1 E2

A

E3 2.)

B0 0

2

B1

10

8

1 1 x 1

1

3

11

9

0 1 x 1

5

7

15

13

1 1 x x

4

6

14

12

0 1 x x

B3

Funktionsgleichung: a = B1  B3  (B0  B2 )  (B 0  B 2 )

B2 Schaltung:

B1 B3 B0 B2

a

W. Haustein: Digitaltechnik, Übung 4

S. 2

Übung 5 zur Vorlesung Digitaltechnik Ziffernerkennung im ASCII-Zeichensatz Entwerfen Sie eine möglichst einfache Logikschaltung aus UND-, ODER- und NICHTGliedern, die bei einem ASCII-codierten 7-Bit Datenwort erkennt, ob es sich um eine Ziffer (0...9) handelt. Die Eingänge der Logikschaltung seien Bit 0 bis Bit 6 des Datenworts. (Bit 0 ist in der ASCII-Tabelle das letzte Bit.) Im Fall einer Ziffer soll eine 1 ausgegeben werden, sonst eine 0. Benutzen Sie dabei das Verfahren von Quine und McCluskey.

W. Haustein: Digitaltechnik, Übung 5

S. 1

Lösung zur Übung 5, Digitaltechnik a)

1. Schritt: Gruppe 2 3

4

5

Ziffer 0 1 2 4 8 3 5 6 9 7

Bit 6 5 4 3 2 1 0 0110000 0110001 0110010 0110100 0111000 0110011 0110101 0110110 0111001 0110111

         

2. Schritt: Gruppen Ziffern 2,3 0,1 0,2 0,4 0,8 3,4 1,3 1,5 1,9 2,3 2,6 4,5 4,6 8,9 4,5 3,7 5,7 6,7

Bit 6 5 4 3 2 1 0 011000x 01100x0 0110x00 011x000 01100x1 0110x01 011x001 011001x 0110x10 011010x 01101x0 011100x 0110x11 01101x1 011011x

              

3. Schritt: Gruppen 2,3,4

3,4,5

Ziffern 0,1,2,3 0,1,4,5 0,1,8,9 0,2,1,3 0,2,4,6 0,4,1,5 0,4,2,6 0,8,1,9 1,3,5,7 1,5,3,7 2,3,6,7 2,6,3,7 4,5,6,7 4,6,5,7

Bit 6 5 4 3 2 1 0 01100xx 0110x0x 011x00x 0110xx0

0110xx1 0110x1x 01101xx

  P1 doppelt  doppelt doppelt doppelt  doppelt  doppelt  doppelt

W. Haustein: Digitaltechnik, Übung 5

S. 2

Gruppen 2,3,4,5

Ziffern 0,1,2,3,4,5,6,7 0,1,4,5,2,3,6,7 0,2,4,6,1,3,5,7

Bit 6 5 4 3 2 1 0 0110xxx

P2 doppelt doppelt

Es ergeben sich zwei Primimplikanten. Man sieht sofort, dass beides Kernprimimplikanten sind, weil z.B. die Ziffer 8 nur von P1 abgedeckt wird und die Ziffer 2 nur von P2. Die Lösung lautet deshalb: Ziffer = ( Bit 6  Bit 5  Bit 4  Bit 2  Bit 1 )  ( Bit 6  Bit 5  Bit 4  Bit 3 ).

Durch Ausklammern von ( Bit 6  Bit 5  Bit 4) erhält man die Lösung

Ziffer = Bit 6  Bit 5  Bit 4  ( Bit 3  ( Bit 2  Bit 1 )). Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1

Ziffer

W. Haustein: Digitaltechnik, Übung 5

S. 3

Übung 6 zur Vorlesung Digitaltechnik 1) Kirchhoffsche Gesetze

R1

Im nebenstehenden Netzwerk sollen die eingetragenen Zählpfeile für Spannungen und Ströme gelten. Ux sei die Spannung an Rx und Ix sei der Strom durch Rx.

R2

R5 U0 I0

Markieren Sie die richtigen Maschen- und Knotengleichungen! a) U0 + U2 + U6 = 0 b) U6 - U4 + U7 + U2 = U1 c) U1 + U3 = U2 d) U0 + U5 = U7 + U2

R4

R3

R6

R7

e) -I0 = I1 + I2 f) I0 + I6 + I4 = 0 g) I5 - I7 = I1 - I3 h) I2 + I3 = I6

2) LED an Spannungsquelle R1 U0

UF

U0 = 9 V UF = 1,8 V

a) Berechnen Sie R1 so, dass durch die LED ein Strom von 20 mA fließt. b) Berechnen Sie den Strom durch die LED bei gleichem R1 und UF, aber U0 = 7,2 V.

W. Haustein: Digitaltechnik, Übung 6

S. 1

Lösung zur Übung 6, Digitaltechnik 1)

Richtig sind: b, c, e, g ( = I4!).

2a)

Der Strom I ist im gesamten Stromkreis derselbe. Nach der Maschenregel gilt: U1 = U0 - UF = 7,2 V. Nach dem Ohmschen Gesetz gilt: R1 = U1 / I = 360 .

2b)

R1 U0

I

U1

UF

U1 = U0 - UF = 5,4 V. I = U1 / R1 = 15 mA.

W. Haustein: Digitaltechnik, Übung 6

S. 2

Übung 7 zur Vorlesung Digitaltechnik 1) Erklären Sie das Prinzip der Gegentakt-Ausgangsstufe. Welche Vorteile hat dieses Schaltungsprinzip? 2) Erklären Sie die Begriffe: Signalpegel, statischer Störabstand, Signallaufzeit. 3) Geben Sie einige Eigenschaften an, in denen sich verschiedene Logikfamilien unterscheiden.

W. Haustein: Digitaltechnik, Übung 7

S. 1

Lösung zur Übung 7, Digitaltechnik 1)

Zwei Transistoren sind zwischen Betriebsspannung und Masse in Reihe geschaltet. Das Ausgangssignal wird am Verbindungspunkt der beiden Transistoren abgenommen. Bei LOW-Pegel am Eingang wird der obere Transistor niederohmig (ähnlich wie ein geschlossener Schalter) und der untere hochohmig (wie ein offener Schalter), bei HIGHPegel umgekehrt (siehe auch Bild im Skript). Damit wird ein guter Kompromiss zwischen hoher Schaltgeschwindigkeit und geringer Leistungsaufnahme erreicht.

2)

Signalpegel: die Spannungsbereiche, die einen logischen Zustand eindeutig kennzeichnen. Statischer Störabstand: der „Sicherheitsabstand“ zwischen den zulässigen Signalpegeln an den Ausgängen und den Eingängen von logischen Schaltkreisen. Signallaufzeit: Die zeitliche Verzögerung zwischen den 50%-Punkten der Schaltflanken an den Aus- und Eingängen eines logischen Schaltkreises.

3)

Solche Eigenschaften wären z.B.: zulässiger Betriebsspannungsbereich, Signalpegel, Signallaufzeit, Leistungsaufnahme.

W. Haustein: Digitaltechnik, Übung 7

S. 2

Übung 8 zur Vorlesung Digitaltechnik 1) Beim Betätigen eines Schalters entsteht in der Regel kein sauberer H  L oder L  HÜbergang. Vielmehr entsteht durch ein Zurückfedern des Schalters ein mehrfacher Schaltvorgang („Schalterprellen“). Zum Entprellen von Schaltern werden unter anderem RS-Flipflops verwendet. a) Geben Sie die Wahrheitstabelle des unten gezeichneten Flipflops aus zwei NAND an (Eingänge S und R , Ausgang Q). b) Zeichnen Sie das entstehende Ausgangssignal Q in das Diagramm ein.

+

S



R

Q

U0

A

Schalter löst sich von A

B

Schalter erreicht B

Schalter löst sich von B

Schalter erreicht A

S t

R

t

Q

t

W. Haustein: Digitaltechnik, Übung 8

S. 1

Lösung zur Übung 8, Digitaltechnik

1a)

1b)

S

R

Q

0

0

1(irregulär, kann hier aber nie vorkommen!)

0

1

1

1

0

0

1

1

QV

S R Q

t t t

W. Haustein: Digitaltechnik, Übung 8

S. 2

Übung 9 zur Vorlesung Digitaltechnik 1.) Pseudo-Zufallsgenerator. Eine scheinbar zufällige Folge von Binärziffern lässt sich mit einem Schieberegister und einem Äquivalenzgatter erzeugen. Die Schaltung dazu mit einem 4 BitSchieberegister ist rechts dargestellt.

SRG4 C

C1/ 1D

a) Die Flipflops des Schieberegisters seinen zunächst alle zurückgesetzt. Welche Folge von Einsen und Nullen entsteht am Ausgang des Zufallsgenerators, wenn nun ein Schiebetakt angelegt wird? (Beginnen Sie mit dem Zustand, der vor dem ersten Schiebetakt anliegt.)

A

b) Nach wie vielen Takten muss sich die Binärfolge spätestens wiederholen (maximale Zykluslänge)? Wie viele Takte umfasst die Zykluslänge tatsächlich? c) Welche Kombination tritt an den Ausgängen des Schieberegisters niemals auf? Was würde passieren, wenn diese Kombination zu Anfang vorläge? 2.) Die Ausgänge eines asynchronen 4-Bit-Dualzählers sollen so auf eine logische Schaltung geführt werden, dass sich an deren Ausgang A die Folge 0011001101010101 ergibt, wenn zuvor ein Reset des Zählers erfolgte und dann ein Taktsignal angelegt wird. (Die erste Null soll gleich nach dem Reset und vor der ersten Taktflanke erscheinen.) Die Folge soll sich bei angelegtem Takt ständig wiederholen. Bestimmen Sie die Funktionsgleichung für die logische Schaltung.

C R

CTR4 + R +

Q0 Q1 Q2 Q3

?

A

3.) Für die Anzeige der Zehnerstelle von Minuten und Sekunden in Uhren werden Zähler benötigt, die von 0 bis 5 zählen und dann wieder auf 0 zurückspringen. Entwerfen Sie einen synchronen Zähler aus D-Flipflops, der bei Anliegen eines Taktsignals diese Zahlenfolge im Dualcode ausgibt! Nebenbedingung: falls beim Einschalten des Zählers die Ausgänge zufällig auf 6 (1102) oder 7 (1112) stehen, soll...