Exam mikroprocki PDF

Preview

Summary

1. Opisać mikrooperacje mikroprocesora. Napisać o działaniu mikrokontrolera, który wykonuje mnożenie dwóch liczb dwu-bitowych w kodzie bin. Mikrooperacja – elementarna czynność układu sekwencyjnego, którą układ ten może zrealizować bez potrzeby rozkładania na czynności prostsze Oznaczenia: -&amp...

Description

1. Opisać mikrooperacje mikroprocesora. Napisać o działaniu mikrokontrolera, który wykonuje mnożenie dwóch liczb dwu-bitowych w kodzie bin.

Mikrooperacja – elementarna czynność układu sekwencyjnego, którą układ ten może zrealizować bez potrzeby rozkładania na czynności prostsze Oznaczenia: -> - kierunek transferu np. A->B ( ) - część rejestru np MBR(L) : - warunek funkcji sterującej P:A->B , - odzielenie mikrooperacji A->B, PC - przesyłanie wielobitowe Mikroopercje: -Mikrooperacje transferu – zapis i odczyt w poszczególnych rejestrach -> rozkazy MOV, MOVC; -Mikrooperacje arytmetyczne - dodawanie, odejmowanie, mnożenie i dzielenie, inkrementacja i dekrementacja: ADD, SUBB, MUL, DIV, INC, DEC; -Mikrooperacje logiczne – iloczyn logiczny, suma logiczna, suma logiczna modulo 2(XOR), negacje – rozkazy ANL, ORL, XRL, CLR -Mikrooperacje na bitach: ustawienie, zerowanie bitu, negowanie, suma logiczna na bitach, iloczyn logiczny na bitach – rozkazy SETB, CLR, CPL, ORL, ANL -Mikrooperacje przesunięć – przesunięcie logiczne (przesuwanie całego rejestru, wypełnianie zerami), przesunięcie arytmetyczne(przesuwanie całego rejestru z wyłączeniem bitu znaku, wypełnienie zależne od stosowanego kodu), cyrkulacja( przesuwanie całego rejestru z wpisywaniem najstarszego bitu na najmłodszy i odwrotnie). Rozkazy RR, RL, RLC, RRC.

2. Wymienić mikrooperacje wykonywane podczas MOVX A,@DPTR. Operacje przesyłania danych, MOVX A,@DPTR -przesyłanie danych pomiędzy makumulatorem i zewnętrzną pamięcią danych

3. Opisać pamięć SRAM. Określić jej przestrzeń adresową. Opisz budowę, właściwości i architekturę pamięci SRAM. Omów sposób sterowania oraz narysuj przebiegi czasowe dla trybu read. SRAM (Static Random Access Memory) - pamięci RAM statyczne. Są to pamięci o krótkich czasach dostępu, prostsze w obsłudze przez jednostkę centralną, ale droższe. Pamięć SRAM przechowuje bity informacji w postaci stanów przerzutników bistabilnych. Każda komórka pamięci składa się z około od 4 do 6 tranzystorów. Układy SRAM mogą mieć względnie niski pobór mocy w trybie podtrzymywania zawartoci pamięci, natomiast w trybie pracy pobierają dość duży prąd. Zaletą tych pamięci jest prostota sterowania oraz szybkość (pamięci te wykonane z arsenku galu GaAs mają czas dostępu poniżej 1 ns). Dziki prostemu sterowaniu sone najczęściej stosowane w mikrosystemach elektronicznych. SRAM (ang. Static Random Access Memory), statyczna pamięć o dostępie swobodnym – typ pamięci półprzewodnikowej stosowanej w komputerach, służy jako pamięć buforująca między pamięcią operacyjną i procesorem. Słowo "statyczna" oznacza, że pamięć SRAM przechowuje dane tak długo, jak długo włączone jest zasilanie, w odróżnieniu od pamięci typu DRAM, która wymaga okresowego odświeżania. Każdy bit przechowywany jest w pamięci SRAM w układzie zbudowanym z czterech tranzystorów, które tworzą przerzutnik, oraz z dwóch tranzystorów sterujących. Taka struktura umożliwia znacznie szybsze odczytanie bitu niż w pamięci typu DRAM, oraz w przeciwieństwie do pamięci DRAM nie wymaga odświeżania. Pamięci SRAM wykorzystywane są w szybkich pamięciach podręcznych cache, gdyż nie wymagają one dużych pojemności (gęstość danych w SRAM jest 4 razy mniejsza niż w DRAM), ale prędkość dostępu jest około 7 razy szybsza od DRAM (1 cykl SRAM wynosi około 10 ns, natomiast w DRAM około 70 ns). Szybkość ta dotyczy dostępu swobodnego (czyli kolejne odczytywane dane są ulokowane pod różnymi adresami), w przypadku odczytu danych z sąsiednich komórek adresowych szybkość pamięci SRAM i DRAM jest jednak porównywalna.

Sterowanie : -CE (ang. Chip Enable) - linia uaktywnia układ pamięci. Jeśli jest w stanie wysokim, pamięć nie reaguje na pozostałe sygnały, a jej magistrala danych przechodzi w stan wysokiej impedancji. Sygnał CE umożliwia w prosty sposób łączenie układów pamięci w większe jednostki. W takim przypadku system wymaga dodatkowych obwodów logicznych lub układów zwanych sterownikami/kontrolerami pamięci (ang. memory controler). W stanie niskim CE układ pamięci zostaje uaktywniony i reaguje na sygnały sterujące wg swojej specyfikacji. -OE (ang. Output Enable) - podłącza w stanie niskim wewnętrzną magistralę danych do linii Dm ... D0. Sygnał OEwykorzystuje się przy odczycie zawartości pamięci. -WE (ang. Write Enable) - powoduje, iż informacja z magistrali danych zostanie umieszczona w zaadresowanej komórce pamięci.

4. Opisać architektury: Harvard, zmodyfikowaną Harvard, von Neumanna. Opisać ich przestrzenie pamięci. Harvard: -prosta budowa -większa szybkość działania, -wykorzystywana w procesorach sygnałowych, -pamięć RAM odseparowana od pamięci procesora, -stosowana w mikrokontrolerach jednoukładowych - stosowana w RISC Zmodyfikowany Harvard: - architektura mieszana, łączy w sobie cechy architektury harwardzkiej i architektury von Neumanna. -o ddzielone zostały obszary pamięci na dane i rozkazy - wspólne magistrale danych i adresową - łatwe przesyłanie danych pomiędzy rozdzielonymi pamięciami - przykładem wykorzystania zmodyfikowanej architektury harwardzkiej jest rodzina mikrokontrolerów 8051 Von Neumann: - dane przechowywane z instrukacjami -składa się z 4 komponentów: a)pamięc komputerowa przechywuje dane i instrukcje programu, każda komórka ma swój adres b)jednostka sterująca-pobiera dane i instrukcje oraz przetwarza je sekwencyjnie c)jednostka arytmetyczno-logiczna - wykonuje operacje arytmetyczne d)urządzenia wejscia/wyjscia - interakcja z operatorem -skonczona i funkcjonalnie pełna lista rozkazów, -dane i instrukcje są jednakowo dostępne, -wprowadzenie programu przez urządzenia zewnętrzne, -informacja przetrwarzana sekwencyjnie z instrukcji i pamięci, -pamięć RAM i pamięć procesora nieodseparowane, -jest okreslana przykładową maszyną cyfrową PMC

5. Budowa i konfiguracja Timerów. Ustawić timer w tryb 1, sterowanie wewnętrzne, jako licznik. Opisać budowę i działanie Timerów w C51. Narysować schemat blokowy. Ustawić Timer 1 w tryb 0 dla sterowania zewnętrznego, odliczający 2 ms. Opisz budowę (narysuj schemat blokowy) i sposób konfiguracji Timerów, Podaj przykład dla Timera 0 w trybie 1, sterowany wewnętrznie i odmierzający czas 50 ms. Układ licznikowo czasowy timer / counter 0 może spełniać dwie podstawowe funkcje. Jedną z nich jest zliczanie impulsów generowanych przez jakiś zewnętrzny układ w dowolnych momentach czasu z dowolną częstotliwością. Druga funkcją tego układu jest zliczanie czasu przez układ czasomierza zliczający impulsy w przychodzące do niego w ściśle określonych odstępach czasu, dzięki czemu po liczbie zliczonych przez niego impulsów jesteśmy w stanie określić ile czasu upłynęło od jego wystartowania do odczytania wartości. Dodatkową funkcją tego układu jest generowanie zaprogramowanych przez nas zdażeń przy określonych stanach czasomierza np wykorzystując generowane przerwania od przepełnienia się licznika lub czasomierza. Timer- urządzenie peryferyjne procesora przeznaczone do odmierzania określonych przedziałów czasu (zlicza elementy cykli zegarowych). Po odmierzeniu wymaganego okresu czasu timer zwykle generuje przerwanie. Timery wykorzystywane są do odmierzania czasu systemowego, przełączania wątków, generacji opóźnień Przykłay układów służących do odmierzania czasu: Timer PIT, Timer czasu rzeczywistego, Timer PWM, Timer uniwersalny, Timer WDT

Tryby: -W trybie 0 timer pracuje jako rejestr 13-bitowy, tzn. TLI traktowany jest jako rejestr 5-bitowy. Rejestr ten jest w rzeczywistości nadal rejestrem 8-bitowym i cały jest zwiększany, ale przeniesienie z rejestru TLI do rejestru TIII jest generowane przy przepełnieniu młodszych 5 bitów rejestru TLI. Tak skonfigurowany timer może li czyć do wartości 8192. -W trybie I timer pracuje jako pełny rejestr 16-bitowy. W tym trybie ustawienie flagi TFl następuje przy doliczeniu do wartości 65536. Ustawiając odpowiednio wysoką wartość początkową można to zaobserwować. -W trybie 2 timer pracuje jako rejestr 8-bitowy. Wykorzystany jest do lego TLI. W momencie przekroczenia jego zakresu (256) następuje ustawienie flagi TFl i jedno czesne załadowanie rejestru TLI zawartością rejestru T I I 1 . Wpisując do rejestru TIII odpowiednią wartość, na przykład 256-10, można uzyskać ustawienie flagi TFl co 10 impulsów wejściowych. -W trybie 3 Timer 1 jest zatrzymywany, natomiast Timer 0 pracuje jako dwa niezależ ne liczniki 8-bitowe. Licznik TL0 sterowany jest przez te same bity, tak jak cały Ti mer 0 w innych trybach. Natomiast licznik TIIO może pracować tylko jako timer i jest sterowany bitem TRI oraz ustawia flagę TFl. Timer 1 może w tym momencie pracować w innym, dowolnym trybie, ale nie będzie można go zatrzymać i nie ustawi on flagi TFl. -C/T – tryb pracy timera (0 – timer wewnętrzny, 1 – licznik impulsów zewnętrznych) -Przyjęto, że timer będzie odlicza! równe odcinki czasu wynoszące 50 ms. W ta przypadku timer musi liczyć do: 50000 [ns] * 11.0592 [MHzj /12 = 46080

TRYB 0

TRYB 1

TRYB 2

TRYB 3

Timer jako licznik : •2 liczniki 8-bitowe •zliczanie impulsów wewnętrznych i zewnętrznych, odczytanie i zapisanie wartości licznika •ustalenie zakresu licznika •porównanie bieżącej wartości licznika z zadaną wartością, przełączenie napięcia portu binarnego •1 licznik 16-bitowy - dodatkowo •porównanie wartości licznika z dwoma zadanymi wartościami •rejestracja wartości licznika w momencie pojawienia się impulsu zewnętrznego 6. Podać organizację pamięci w 80C51.

7. Architektura logiczna USB [budowa gwiazdowa] i podać strukturę pakietu danych przy transmisji USB. USB - zaawansowany interfejs szeregowy, opracowany głównie z myślą o wykorzystaniu w komputerach PC, realizujący koncepcję plug and play w odniesieniu do sieci urządzeń zewnętrznych. Może obsługiwać maksymalnie do 127 urządzeń peryferyjnych,stosując dużą szybkość trasmisji danych - 1,5 Mbit/s w przypadku obniżonej prędkości i 12 Mbit/s przy prędkości pełnej.

8. Porównaj architektury procesorów rdzeniowych CISK oraz RISC VLIW i EPIC . Porównaj mapy pamięci obu procesorów oraz ich dołączenie do jednostki centralnej. Procesory typu CISC ( CompoundInstruction Set Computer - komputery o złożonej liście rozkazów) - duża liczba rozkazów Cechy architektury: - Rozbudowana lista rozkazów zawierająca od 100 do 300 rozkazów wewnętrznych. -Wiele rozkazów wewnętrznych ma skomplikowana treśd operacyjną, realizują one w jednym rozkazie skomplikowane operacje łączące dostępy do pamięci operacyjnej z przetwarzaniem danych. -Duża liczba trybów adresowania dostępna w rozkazach wewnętrznych, od 5 do 20. -Mała liczba rejestrów roboczych w procesorze, od kilku do kilkunastu. -Formaty rozkazów wewnętrznych zróżnicowane pod względem: podziału na pola, długości słowa rozkazowego i liczby argumentów. -Zróżnicowane czasy wykonania rozkazów - od jednego do wielu cykli zegara. -Układ sterowania procesora jest przeważnie mikroprogramowany. - niektóre rozkazy potrzebują dużej liczby cykli procesora - występowanie złożonych, specjalistycznych rozkazów - duża liczba trybów adresowania - bezpośrednio do pamięci może się odwoływad duża liczba rozkazów - powolne działanie dekodera rozkazów - rozkazy są różnej długości - mniejsza niż w RISC częstotliwośd taktowania procesora - max 16 rejestrów - instrukcje dwuargumentowe -Cecha ortogonalności nie jest zachowana. -Instrukcje są wąsko specjalizowane, współpracują na ogół tylko z określonymi rejestrami iwymagają stosowania określonych trybów adresowania

Procesory typu RISC ( ReducedInstruction Set Computer - komputery o zredukowanej liście rozkazów) - zredukowana liczba rozkazów Cechy architektury: - Ograniczona lista rozkazów, zawierająca do 128 rozkazów wewnętrznych. - Rozkazy wewnętrznych mają prostą treśd operacyjną, realizują one osobno operacje dostępu do pamięci operacyjnej i operacje przetwarza danych w rejestrach. - Mała liczba trybów adresowania dostępna w rozkazach wewnętrznych, do 4. - Duża liczba rejestrów roboczych w procesorze, od 32 do 256. - Mała liczba formatów rozkazów wewnętrznych, jednakowa długośd słowa rozkazowego - często odpowiadająca pojedynczemu słowu.

- Ujednolicony czas wykonania rozkazów - od jednego do kilku cykli zegara. -Układ sterowania procesora jest sprzętowy. - prosta budowa procesora - zredukowana liczba trybów adresowania, większośd jest wg schematu RA = RB operacja RC - zwiększenie liczby rejestrów (min. 16, zwykle 32) – zmniejszenie od wołao do pamięci - przetwarzanie potokowe, wszystkie rozkazy są wykonywane w jednym cyklu maszynowym - argumenty instrukcji mogą byd równej długości - instrukcje trójargumentowe - jednakowa długośd instrukcji – 32 bity cechy: -procesor jest zbudowany zgodnie z architekturą harwardzką, -procesor wykorzystuje przetwarzanie potokowe (pipeling) w celu zwiększenia szybkości wykonywania programu, -zbiór realizowanych instrukcji jest ograniczony i spełnia warunki ortogonalności(symetrii). W przetwarzaniu potokowym dysponuje pobranymi na zapas instrukcjami, które będąkierowane do współbieżnego wykonania w jej poszczególnych jednostkach wykonawczych.W procesorze tego typu zamiast prostego rejestru instrukcji stosuje się pamięd FIFO (first-infirst-out), która gromadzi kolejkęinstrukcji. Instrukcje pobierane z pamięci programu dokolejki w cyklu prefetchopuszczają ją w takiej samej kolejności i są kierowane doposzczególnych układów wykonawczych.

VLIW VLIW (ang. VeryLongInstruction Word) – nazwa architektury mikroprocesorów z bardzo dużym słowem instrukcji. maksymalne uproszczenie jednostek sterujących (CU) w samym mikroprocesorze → zaniku niektórych elementów. -Całą złożonośd przepływu sterowania w mikroprocesorze, czyli wykonywania rozkazów (programu), przerzucono na barki oprogramowania – kompilatorów. -Rezygnacja z całej logiki wymusiła dostarczenie do procesora wystarczającej liczby danych – sygnałów sterujących. Z tego powodu pojedyncze rozkazy posiadają w sobie już zdekodowane (lub wstępnie zdekodowane) sygnały sterujące, dane oraz, co najważniejsze, "instrukcje" dedykowane dla konkretnych jednostek wykonawczych mikroprocesora. -Tak stworzona pojedyncza instrukcja procesora VLIW ma wielkośd rzędu setek bitów – 256 lub więcej. -Obecnie procesory VLIW są oparte na architekturze RISC, zazwyczaj z czterema lub maksymalnie ośmioma jednostkami obliczeniowymi.

EPIC.  

grupowanie instrukcji i oznaczanie ich wzajemnych relacji na etapie kompilacji programu, instrukcje zamknięte w paczkach (po 3), które są ładowane do procesora równoczesnie – każda paczka zawiera przedrostek – grupę bitów informujących procesor, do których jednostek ma skierować rozkazy

9. Opisz rdzeń procesora DSP TMS320C50. Omów organizację pamięci wewnętrznej dla danych. Rdzeń DSP TMS320C55x™ (C55x™) • Wykonuje 1/2 instrukcje w ciągu cyklu zegara • Dwie jednostki mnożąco-akumulujące • Dwie jednostki arytmetyczno-logiczne • 5 wewnętrznych magistral (3 szyny odczytu i 2 szyny zapisu) • 32K x 16-Bit On-Chip Dual-Access RAM (DARAM) (64KB) • 48K x 16-Bit On-Chip Single-Access RAM (SARAM) (96KB) • Pamięć podręczna instrukcji (24KB) • Sprzętowe akceleratory wideo dla DCT, iDCT, Pixel Interpolation i Morion Estimation dla kompresji wideo U2 Ważniejsze rejestry specjalne · ACC – akumulator, jeden z najczęściej wykorzystywanych rejestrów, gdyż obsługuje większość operacji arytmetycznych, logicznych, skoków warunkowych i wiele innych · B – dodatkowy rejestr, wykorzystywany w trakcie operacji mnożenia (MUL) i dzielenia (DIV) · PSW – rejestr stanu programu (Program Status Word), jest to zbiór różnych flag (wskaźników): o -PSW.0=P – parzystośd, flaga jest ustawiana gdy wynikiem operacji jest liczba parzysta, o -PSW.1=F1 – począwszy od 8052, flaga którą może zdefiniował użytkownik, -PSW.2=OV (Overflow) – przepełnienie, przekroczenie zakresu liczb w kodzie uzupełnienia do 2 (U2), -PSW.3=RS0 (Register Bank Switch) młodszy bit numeru banku, -PSW.4=RS1 (Register Bank Switch) starszy bit numeru banku, -PSW.5=F0 – flaga ogólnego zastosowania, -PSW.6=AC (Auxiliary Carry) – przeniesienie z młodszej do starszej tetrady (istotne w rozkazach arytmetycznych BCD), -PSW.7=CY (Carry) – przeniesienie z najstarszego bitu (oznacza np. przekroczenie zakresu przy sumowaniu NKB) 10. CPU w 80C51 - z jakich elementow sie sklada -rejestry(pomocniczy), -ALU -jednostki sterującej -kooprocesor -wewnętrzna szyna danych(0) -wewnętrzna szyna danych(1) -wewnętrzna szyna adresowa -akumulator, -PSW

11.Mikrokontroler 8051 - budowa pamięci i jej przeznaczenie (coś takiego) Standardowy mikrokontroler 8051 posiada 4KB pamięci programu typu ROM programowane maską. Niektóre wersje ukadu posiadają pamięć EPROM lub EEPROM. Pamięć programu przechowuje kody operacji przeznaczonych do wykonania przez mikroprocesor, może także sużyć do przechowywania stałych używanych w programie. Pamięć programu adresowana jest przez 16-bitowy licznik rozkazów (PC, ang. Program Counter). Mikrokontroler 8051 może także korzystać z zewnętrznej pamięci programu o pojemności do 64KB. Pamięć danych mikrokontrolera 8051 Na wewnętrzną pamięć RAM skadają się dwa bloki: 128 bajtów ciągego obszaru pamięci danych oraz obszar 128 bajtów niespójnego bloku rejestrów specjalnych mikrokontrolera. 12.ALU - budowa i mikrooperacje wykonywane przez ALU Za pomocą ALU można wykonywać operacje logiczne, operacje arytmetyczne, operacje jednoargumentowe. ALU często posiada zaimplementowany układ do mnożenia, odejmowania, dodawania z przeniesieniem, inkrementacji/dekrementacji, dzielenia. Grupowanie operacji w ALU wynika z potrzeby stosowania niewielu więcej bramek do zaimplementowania całego zestawu operacji, niż do zaimplementowania samego dodawania. Procesory klasyczne zawierały jedno ALU, ale stosuje się procesory o kilku ALU, które nie koniecznie są identyczne, tzn. potrafią wykonywać określone operacje. Przykładowo - we wszystkich ALU można dodawać, ale tylko w jednym mnożyć i dzielić. Jeżeli chodzi o realizację sprzętową, to zapamiętać, że posiadamy specjalne układy zbudowane na bramkach logicznych, traktowane jako czarne skrzynki, z dwoma argumentami wejściowymi, wyjściem oraz sygnałami sterującymi. Ze znajomością bramek, oraz przerzutników na naszym poziomie nie wydaje mi się żeby ktoś był to w stanie zrozumieć bez grzebania nie wiadomo gdzie. ALU zawierające szesnaście operacji – też raczej nie zapamiętywać, rzucić okiem jak to działa. Cztery bity sygnału sterującego, S3-S0 powodują wykonanie określonej operacji na rejestrach i pojawienie się wyniku na wyjściu.

13. Przerwania w DSP - avr Przerwanie (ang. interrupt) lub żądanie przerwania (ang. interrupt request, IRQ) – sygnał powodujący zmianę przepływu sterowania, niezależnie od aktualnie wykonywanego programu. Pojawienie się przerwania powoduje wstrzymanie aktualnie wykonywanego programu i wykonanie przez procesor kodu procedury obsługi przerwania (ang. interrupt handler). Procedura ta wykonuje czynności związane z obsługą przerwania i na końcu wydaje instrukcję powrotu z przerwania, która powoduje powrót do programu realizowanego przed przerwaniem.

14. Opisz budowę i właściwości pamięci EEPROM FLASH - wymień mechanizmy sprzętowe wspomagające tryby adresowania przy zapisie i kasowaniu pamięci. Pamięć Flash - budowa i działanie (polecenia read,write, delete) parametry statyczne i dynamiczne. Pamięć ta posiada następujące właściwości ( Am21F010 ) • pojedyncze zasilanie, 5V +-10% dla czytania, zapisu i operacji kasowania programu, • maksymalny czas dostępu 45ns, • niskie zużycie energii, maksymalnie 30mA na odczyt i 50mA na programowanie oraz czyszczenie, mniej niż 25A podczas trybu standby, • elastyczna architektura oparta na sektorach, 8 zunifikowanych sektorów, wszystkie kombinacje sektorów mogą być czyszczone, • możliwość wymazania całego chipu, • ochrona sektorów przed zapisem, • wsparcie sprzętowe dla zablokowania i odblokowania programowania i czyszczenia dla wszystkich kombinacji sektorów, • wbudowany algorytm czyszczenia automatycznie przeprogramuje i czyści chip lub wszystkie kombinacje wybranych sektorów, • wbudowany algorytm programowania automatycznie programujący i sprawdzający dane z zadanego adresu, • minimum 100000 gwarantowanych cykli programowania i czyszczenia, • programowe metody detekcji końca cyklu programowania i czyszczenia. Sektorowa architektura pamięci pozwala na czyszczenie, czy ponowne ...