Fundamentos de sistemas digitales PEC1 PDF

Preview

Summary

Fundamentos de sistemas digitales PEC1...

Description

PRIMERA ACTIVIDAD EVALUABLE Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES Título de la Actividad: Diseño, Implementación, Simulación y Validación de un Circuito en Lógica Combinacional Datos personales: - Nombre y Apellidos: - DNI: - Centro asociado:

Esperanza Roldán Rivera 02640012A Instituto de Estudios Fiscales

Código de la actividad que le ha correspondido realizar: A-E-1-012.doc Enunciado. Enunciado Disponemos de una Unidad Aritmético Lógica (ALU) que opera sobre dos palabras de entrada de 4 bits, A(A3 A2 A1 A0) y B(B3 B2 B1 B0), y de otras dos palabras de 2 bits [X(X1, X0) e Y(Y1, Y0)] con las que queremos controlar el funcionamiento de dicha ALU. La programación de la ALU no depende directamente de las señales X e Y, sino que depende de si la palabra X es mayor, igual o menor que la palabra Y. Así, el criterio para controlar las operaciones que realiza la ALU es el siguiente: a)

Si (palabra X > palabra Y) entonces la ALU hace la operación aritmética sin acarreo  A  B PLUS A .

b)

Si (palabra X < palabra Y) entonces la ALU hace la operación lógica A  B .

c)

Si (palabra X = palabra Y) entonces la ALU hace la operación aritmética con arrastre A PLUS B PLUS 1.

Diseñe el circuito completo. Es decir, diseñe el circuito del codificador y úselo para controlar las operaciones que se han especificado para la ALU.

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A SOLUCIÓN: 1.

Diseño de los distintos bloques funcionales.

El circuito completo se puede esquematizar en dos bloques funcionales: un circuito de control con un comparador de dos palabras de dos bits [X (X1, X0) e Y (Y1, Y0)] y la ALU con las señales de control (S3, S2, S1, S0, M y Cn). Circuito de Control

Unidad Aritmético-Lógica

Comparador

ALU

Señales de ENTRADA X (X1, X0), Y (Y1, Y0)

Señales de CONTROL de la ALU S3, S2, S1, S0, M y Cn

1.

SALIDAS Palabra resultante de las operaciones de la ALU

Esquema de diagrama de bloques

Las operaciones a realizar por la ALU indicadas en el enunciado están sombreadas en la siguiente tabla de verdad de la unidad aritmético-lógica SN74181.

Las entradas de control: M que distingue entre operaciones aritméticas y lógicas, S3, S2, S1, S0 para la selección de la operación y Cn activo en baja (Low) que indica si tiene o no acarreo. Estas entradas con las que se controla el funcionamiento de la ALU son proporcionadas por el circuito de control utilizando el comparador descrito a continuación.

2

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A La tabla de verdad teórica del circuito comparador es la siguiente:

Con salidas: C1 = X (X1, X0) > Y (Y1, Y0) C0 = X (X1, X0) < Y (Y1, Y0) E= X (X1, X0) = Y (Y1, Y0) Las funciones canónicas son: C1 = (¬X1 X0¬Y1¬Y0) + (X1¬X0¬Y1¬Y0) + (X1¬X0¬Y1Y0) + (X1X0¬Y1¬Y0) + (X1X0¬Y1Y0) + (X1X0Y1¬Y0) C0 = (¬X1¬X0¬Y1Y0) + (¬X1¬X0Y1¬Y0) + (¬X1¬X0Y1Y0) + (¬X1X0Y1¬Y0) + (¬X1X0Y1Y0) + (X1¬X0Y1Y0) E = (¬X1¬X0¬Y1¬Y0) + (¬X1X0¬Y1Y0) + (X1¬X0Y1¬Y0) + (X1X0Y1Y0)

Mapa de Veitch-Karnaugh para minimizar la salida C1.

La función resultante es C1 = (X0 ¬Y1¬Y0) + (X1 X0 ¬Y0) + (X1¬Y1) = = X1¬Y1 + (X1

Y1 ) X0 ¬Y0

3

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A Mapa de Veitch-Karnaugh para minimizar la salida C0.

La función resultante es C0 = (¬X1¬X0Y0) + (¬X0Y1Y0) + (¬X1Y1) = = (¬ X1 Y1) + (X1

Y1) ¬ X0 Y0

Mapa de Veitch-Karnaugh para minimizar la salida E

La función no se puede minimizar por Karnaugh E = (¬X1¬X0¬Y1¬Y0) + (¬X1X0¬Y1Y0) + (X1¬X0Y1¬Y0) + (X1X0Y1Y0) Algebraicamente E = ¬X1¬Y1 (¬X0¬Y0 + X0Y0) + X1Y1 (¬X0¬Y0 + X0Y0) = = (¬X1¬Y1+ X1Y1) + (¬X0¬Y0 + X0Y0) = = (X1

Y1) (X0

Y0)

4

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A Las expresiones lógicas de las variables de salidas son: C1 = X1¬Y1 + (X1 C0 = ¬ X1 Y1 + (X1 E = (X1

Y1) (X0

Y1 ) X0 ¬Y0 Y1) ¬ X0 Y0 Y0)

Explicación del diseño realizado. A nivel de bloque el circuito comparador consta de 4 entradas y 3 salidas. X1 X0 Y1 Y0

Comparador

C1 C0 E

Las funciones anteriores se pueden implementar con puertas lógicas AND, OR, NOT y XOR (OR exclusiva). Para implementar la función de salida C1 (X > Y) evaluando los dos bits de las dos palabras, se han utilizado 3 puertas AND, 1 puerta XOR, 3 puertas NOT y una puerta OR. Para implementar la función de salida E (X = Y) se utilizan 2 puertas XOR, negadas con 2 NOT, y una puerta AND. Como las salidas son excluyentes entre sí, para simplificar, se opta por implementar la salida C0 (X < Y) con la negación de las otras dos salidas, es decir cuando la palabra X no es mayor que la palabra Y (¬ C1) ni es igual (¬ E), entonces necesariamente la palabra X será menor que Y. Para esto se han utilizado dos puertas NOT, una para negar cada una de las salidas anteriores y una puerta AND.

5

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A 2.

Implementación de cada uno de los bloques funcionales en el simulador.

Circuito del comparador diseñado. U1A 1

X1

1

OFFTIME = .25uS DSTM1 ONTIME = .25uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

3 U2A 1

U6A 3

2 2 7408

7404

7432

1

U3A OFFTIME = .5uS DSTM2 ONTIME = .5uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

3

1

2

Y1

C1

2

U4A 2 7404

U5A 1

U8A

U7A 3

1

2

7486

2

1

7404

2

3

C0

7408 7408

U7B 3

4 7404

U5B 4 OFFTIME = 1uS DSTM3 ONTIME = 1uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

U1B X0

6

4

E

5 6

U2B 3

5

7408

4 7408

7404

4

U3B OFFTIME = 2uS DSTM4 ONTIME = 2uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

6 Y0

5

3

U4B 4 7404

7486

El cronograma de la simulación del circuito comparador, utilizado como circuito de control.

Se han utilizado cuatro relojes para cubrir todos los posibles valores de entrada con los siguientes valores de señales: X1: OFFTIME = 0.25 us Y1: OFFTIME = 0.5 us X0: OFFTIME = 1 us Y0: OFFTIME = 2 us

ONTIME = 0.25 us ONTIME = 0.5 us ONTIME = 1 us ONTIME = 2 us

En el cronograma se puede comprobar que los valores de las salidas corresponden con la tabla de verdad del comparador para cada valor de entrada.

6

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A Una vez definido el circuito del comparador realizamos la tabla de verdad completa. Se puede comprobar directamente en la tabla que las señales de control de la ALU toman los siguientes valores: M = C0 Cn = C1 S3 = ¬ C0 S2 = C1 + C0 S1 = C0 S0 = C1 + E

En el circuito que genera las señales de control para la ALU se ha utilizado un bloque jerárquico que contiene el comparador por claridad en el diseño.

OFFTI ME = .25uS DSTM1 ONTIME = .25uS CLK DELAY = STARTVAL = 0 OPPVAL = 1 OFFTI ME = .5uS DSTM2 ONTIME = .5uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

U1B 4 6 5 Comparador4x3 U1A 1

C1

3

Y1

OFFTI ME = 1uS DSTM3 ONTIME = 1uS CLK DELAY = STARTVAL = 0 OPPVAL = 1 OFFTI ME = 2uS DSTM4 ONTIME = 2uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

7432

X1

2 7432 C0

X0 E Y0

U2A 1

2 7404

Comparador_4_3

S3

S2

S1

S0

-Cn M

7

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A El cronograma es el siguiente.

Al añadir las señales de salida del comparador se pueden validar los valores de las señales de control de la ALU: M = S1 = C0; Cn = C1; S3 = ¬ C0; S2 = C1 + C0; S0 = C1 + E

3.

Descripción de los parámetros usados en la implementación final de cada bloque.

Se han utilizado los mismos tiempos para la generación de las señales de entrada al circuito de control. X1: OFFTIME = 0.25 us Y1: OFFTIME = 0.5 us X0: OFFTIME = 1 us Y0: OFFTIME = 2 us

ONTIME = 0.25 us ONTIME = 0.5 us ONTIME = 1 us ONTIME = 2 us

8

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A 4.

Implementación del circuito completo en el simulador.

Conectamos la ALU uniendo todos los bloques. OFFTIME = .25uS DSTM1 ONTIME = .25uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

U1B 4 6 5 Comparador4x3

OFFTIME = .5uS DSTM2 ONTIME = .5uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

0

7432

X1

U1A 1

C1 0

3

Y1

OFFTIME = 1uS DSTM3 ONTIME = 1uS CLK DELAY = STARTVAL = 0 OPPVAL = 1 OFFTIME = 2uS DSTM4 ONTIME = 2uS CLK DELAY = STARTVAL = 0 OPPVAL = 1

1

2 7432 C0

0

X0

0

1

E 0

Y0

U2A 1

Comparador_4_3

2 7404

1 S0

0

3 4 5 6

S3S2S1

HI

LO

1

0

A0 A1 A2 A3 B0 B1 B2 B3

2 23 21 19 1 22 20 18 -Cn 7 M 8

U3

S3 S2 S1 S0

0

F0 A0 F1 A1 F2 A2 F3 A3 B0 B1 AeqB B2 CN+4 G B3 CN1 P M

9 10 11 13 14 16 17 15

0 1 0 0

F0 F1 F2 F3

74181

Obteniendo el siguiente cronograma.

9

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A Para la verificación se usan los siguientes pares de palabras: X (X1 X0) = (01), Y (Y1 Y0) = (11) X (X1 X0) = (11), Y (Y1 Y0) = (10) X (X1 X0) = (01), Y (Y1 Y0) = (01) Y como datos de entrada sobre los que opera la ALU las palabras: A(A3A2A1A0) = (1011) B(B3B2B1B0) = (0110) Las palabras de entrada sobre las que opera la ALU se establecen con valores fijos conectados a HI (1-High, nivel alto) / LO (0-Low, nivel bajo) Para verificar las salidas F3, F2, F1, F0 del cronograma se puede comparar con las tablas de verdad de las operaciones realizadas por la ALU, para las palabras con valor fijo utilizadas conforme a los criterios de control.

Dos de los resultados comienzan por (1), es el último acarreo de la suma que la ALU no tiene en cuenta debido a que no hay suficientes bits para representarlo. Las palabras A(A3A2A1A0) = (1011) y B(B3B2B1B0) = (0110) como tiene valores fijos, no se incluyen en los cronogramas por claridad. Verificación: X > Y. Operación aritmética sin acarreo (A + B) PLUS A. X (X1 X0) = (11), Y (Y1 Y0) = (10) M=0 Cn = 1 Se puede ver en el cronograma la salida correspondiente (F3, F2, F1, F0) = 1010

10

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A Verificación: X < Y. Operación lógica A

B.

X (X1 X0) = (01), Y (Y1 Y0) = (11) M=1 Cn = X Se puede ver en el cronograma la salida correspondiente (F3, F2, F1, F0) = 1101

Verificación: X = Y. Operación aritmética con arrastre A PLUS B PLUS 1 X (X1 X0) = (01), Y (Y1 Y0) = (01) M=0 Cn = 0 Se puede ver en el cronograma la salida correspondiente (F3, F2, F1, F0) = 0010

Las salidas de la ALU corresponden con los resultados esperados, desestimando el último acarreo que no está representado.

11

Apellidos, nombre: Roldán Rivera, Esperanza DNI: 02640012A 5.

Comentarios.

Aunque se ha optado por tener 3 salidas, se puede observar en la tabla de verdad teórica que cuando las dos palabras son iguales la salida C1 y C0 es 00. Cuando la primera palabra X (X1, X0) es mayor que Y (Y1, Y0) la salida en C1 y C0 es 10. Y cuando la primera palabra X (X1, X0) es menor que Y (Y1, Y0) la salida en C1 y C0 es 01. Por lo que se hubiera podido determinar un número de dos bits como salida (C1, C0) y prescindir de los valores de la salida E, por ejemplo, aunque este no es el caso del diseño realizado. En todos los cronogramas aparecen pequeños retardos en las señales, se ha considerado que es el tiempo que necesitan las señales en cambiar, pasado el tiempo que necesita la ALU y los demás componentes del circuito para trabajar se obtienen los valores esperados.

Archivos de las simulaciones: 1. Circuito del comparador: PEC01_CircuitoComparador 2. Circuito de control: PEC01_CircuitoControlALU 3. Circuito completo: PEC01_CIRCUITOCOMPLETO

12...