Laboratorio 4 Anuncio - OBJETIVO: El estudiante al terminar esta práctica estará en capacidad de PDF

Preview

Summary

OBJETIVO:
El estudiante al terminar esta práctica estará en capacidad de poder analizar y diseñar circuitos de generación y detección de errores en la transmisión y recepción de información binaria mediante el método de paridad.
...

Description

Laboratorio: Circuitos generadores y detectores de paridad Revisión: mayo 20, 2020

Contactarme para obtenerlo:

[email protected] m OBJETIVO: El estudiante al terminar esta práctica estará en capacidad de poder analizar y diseñar circuitos de generación y detección de errores en la transmisión y recepción de información binaria mediante el método de paridad. INTRODUCCIÓN: La información binaria está expuesta a variaciones y perturbaciones de diversos tipos en los hilos o medios conductores que la transportan; muchas veces uno o más bits cambian de nivel y en consecuencia el receptor obtiene una información errada del dato Ing. Elías Mendoza H.

Página 1

Laboratorio: Circuitos generadores y detectores de paridad Revisión: mayo 20, 2020

que fue transmitido. Los circuitos generadores – detectores simples de un bit de paridad se encargan de detectar errores en la información chequeando la suma par e impar de los bits del dato; indicando error si las paridades tanto del generador como el receptor no son iguales. Sin embargo, un sistema de éste tipo solo puede detectar errores de cambio en un solo bit (suma impar) y no es capaz de indicar errores cuando el cambio de bits es par. La información necesaria para elaborar esta práctica está contenida en la bibliografía recomendada al final de la presente guía. La práctica consiste en un montaje, con el chip generador y chequeador de paridad 74280. PRELABORATORIO: Investigar los siguientes tópicos.  Funcionamiento de los chips 74280 y equivalente.  Diseño de generadores y detectores de paridad con compuertas.  Expansión con los chips generadores y chequeadores de paridad 74280. MATERIALES Y EQUIPOS NECESARIOS:  Dos chips 74280, diodos leds, DIP-SW’s y, de ser necesario, chips combinacionales.  Compuertas exclusivas y básicas de acuerdo a los diseños realizados.  Protoboard, cable telefónico, pinza, piqueta. (si es simulado, no es necesario)  Multímetro digital y fuente de 5 Volt / 2 Amp. (si es simulado, no es necesario) DESARROLLO: 1. Implementar un circuito generador y detector de paridad que permita chequear errores cuando se transmiten desde un punto a otro un caracter en código ASCII. El sistema debe tener un circuito que permita generar manualmente los errores de transmisión

Ing. Elías Mendoza H.

Página 2

POST-LABORATORIO.  Realizar el diseño y simulación ( Simulador ConstructorVirtualDeCircuitos) del sistema de detección de paridad  Hacer expansiones de generadores y detectores de paridad en cascada y paralelo utilizando el chip 74280.  Diseñar generadores y chequeadores de paridad con compuertas digitales. MONTAJES ALTERNATIVOS: 1. Implementar un detector de errores de paridad par o impar de un bit donde se puedan recibir palabras con un tamaño de dos bytes, más el bit de paridad. 2. Realizar con compuertas digitales el montaje de un generador y chequeador de paridad de medio byte. El circuito debe indicar con un led el momento cuando haya errores de transmisión de un bit. 3. Diseñar e implementar un sistema de generación y detección de paridad que permita enviar datos de un byte en forma serial, transferirlos al receptor en forma serial. Una vez allí, convertirlos en paralelo y por último detectar los posibles errores que se puedan presentar durante la transmisión. BIBLIOGRAFÍA.  CUESTA, Luís M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrónica digital. Madrid: McGraw Hill. S/f. p.445.  GAJSKI, Daniel D. (1997). Principios de diseño digital. Madrid: Prentice Hall Iberia. S/f. p.488. “Principles of digital design”. Traducido por: Alberto Prieto Espinosa.  LLORIS, Antonio. PRIETO, Alberto. (1996). Diseño lógico. Madrid: McGraw Hill.

S/f. p.403.

 MANDADO, Enrique. (1987). Sistemas electrónicos digitales. Barcelona

(España): Marcombo Boixareu Editores. Sexta edición. p.705.  MANO, Morris. KIME, Charles. (1998). Fundamentos de diseño lógico y

computadoras. México: Prentice Hall. Primera edición en español. P.604. “Logic and computer design fundamentals”. Traducido por: Teresa Sanz Falcón.  NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Análisis y diseño de circuitos lógicos digitales. México: Prentice Hall. Primera edición. p.842. “Digital logic circuit analysis and design”. Traducido por: Oscar A. Palmas V.  TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. México: Prentice Hall. Quinta edición. p.823. “Digital systems principles and applications”. Traducido por: Edmundo G. Urbina M.  WARKELY, John F. (1997). Diseño digital principios y prácticas. México: Prentice Hall. S/f. p.743. “Digital design principles and practices”. Traducido por: Gutiérrez R. Raymundo H. MANUALES.  NATIONAL SEMICONDUCTOR. (1981). Manual TTL y CMOS.  MOTOROLA Inc. (1992). Fast and LS TTL. (DL121/D REV. 5)....