PRAKTIKUM DIGITAL FLIP -FLOP DAN COUNTER PDF

Preview

Summary

PRAKTIKUM DIGITAL FLIP – FLOP DAN COUNTER Kelompok 6 : Noviana Eka Putri (3.33.18.0.17) Tanggal Praktikum : 20/03/2019 PROGRAM STUDI TELEKOMUNIKASI POLITEKNIK NEGERI SEMARANG 2019 PENDAHULUAN TUJUAN 1. Mahasiswa dapat mengenal rangkaian dasarFlip-flop 2. Mahasiswa dapat membuat flip-flop dari gerban...

Description

PRAKTIKUM DIGITAL FLIP – FLOP DAN COUNTER

Kelompok 6 : Noviana Eka Putri

(3.33.18.0.17)

Tanggal Praktikum : 20/03/2019

PROGRAM STUDI TELEKOMUNIKASI POLITEKNIK NEGERI SEMARANG 2019

PENDAHULUAN TUJUAN 1. Mahasiswa dapat mengenal rangkaian dasarFlip-flop 2. Mahasiswa dapat membuat flip-flop dari gerbangdasar 3. Mahasiswa dapat mengukur dan membuktikan flip-flop dari rangkaian gerbangdasar 4. Mahasiswa dapat mengenal JK FF masukanasinkron 5. Mahasiswa dapat membuat rangkaian counter asinkron (Ripplecounter) 6. Mahasiswa dapat membuat rangkaian Modulo counterasinkron

DASAR TEORI Flip-flop merupakan rangkaian logika yang dibangun dari gerbang dasar seperti NAND dan NOR, memiliki dua keluaran yang saling berlawanan (0 dan 1). Keluaran flip-flop (FF) dipengaruhi oleh keadaan masukannya pada waktu itu. Notasi keluaran ̅ , atau ditandai dengan Q dan Q’. dari FF biasanya dituliskan Q dan Q

Terdapat dua dasar FF yang dibangun dari gerbang NAND dan gerbang NOR. NAND gate lactch atau FF yang dibangun dari gerbang NAND seperti ditunjukkan pada gambar 1, memiliki dua masukan yaitu SET dan CLEAR.

Dalam keadaan normal, semua masukan FF (SET dan CLEAR) berlogik 1. Ketika ̅ . = 1, maka menyebabkan kedua keluaran ini akan keluaran FF yaitu Q =0 dan Q

menjadi masukan ke dua gerbang NAND yang mengakibatkan keluaran FF akan tetap (No change). Jadi dalam keadaan semua masukan berlogik 1, maka keluaran FF tidak berubah, Istilah ini disebut juga memori/ menyimpan.

Ketika masukan SET diberikan logik 0 dan CLEAR berlogik 1, mengakibatkan keluaran Q di set menjadi logik 1. Sebaliknya ketika masukan CLEAR diberikan logik 0 dan SET diberikan logik 1, maka keluaran Q akan di clear menjadi 0. Ketika semua masukan diberikan logik 0, maka keluaran FF menjadi invalid karena semua keluarannya akan 1 (lihat tabel kebenaran).

Edge trigger S-C FF

FF atau S-R FF adalah SET and CLEAR FF yang dikombinasikan dengan suatu rangkaian pulse steering yang dikendalikan oleh sebuah clock, seperti ditunjukkan pada gambar2.

Edge trigger JK FF

Rangkaian edge trigger JK FF seperti ditunjukkan pada gambar 3.

D-latch

D-latch adalah seperti halnya clocked DD FF. Memiliki rangkaian kombinasi NAND latch atau NAND FF seperti ditunjukkan pada gambar4.

Terdapat FF yang memiliki masukan asinkron, dimana keluaran FF tidak dipengaruhi oleh clock yang diberikan tetapi oleh masukan asinkron. Seperti pada JK FF dengan masukan asinkron seperti ditunjukkan pada gambar 5.

Kedua masukan asinkron pada JK FF adalah masukan PR (PRESET=SET) dan CLR (CLEAR). Kedua masukan asinkron ini berpengaruh terhadap keluaran dari JK FF. Selama kaki masukan PR dan CLR diberikan logik tinggi maka JK FF ini berfungsi seperti layaknya JK FF yang keluarannya dipengaruhi oleh clock yang diberikan. Fungsi dari masukan PRESET adalah membuat keluaran (Q) JK FF dalam keadaan logik tinggi ketika PR diberikan logik rendah, dan masukan CLEAR membuat keluaran (Q) menjadi logik rendah. Tabel kebenaran memberikan gambaran keluaran dari JK FF masukan asinkron. Penggunaan masukan asinkron PRESET dan CLEAR tidak boleh dipergunakan bersama- sama dalam waktu yang bersamaan, yang berarti bahwa ketika PRESET berlogik rendah maka CLEAR tidak diperbolehkan untuk diberikan logik yang rendahjuga.

Gambar 6 memperlihatkan diagram waktu dari penggunaan JK FF masukan asinkron, dimana clock tidak berpengaruh terhadap keluaran (Q) ketika masukan PRESET dan CLEAR pada JK FF diberikan logik rendah.

Pada gambar 6 terlihat bahwa keluaran Q dipengaruhi oleh dua masukan asinkron. Ketika SET/ PRESET diberikan logik rendah, maka keluaran (Q) dari JK FF akan segera berlogik tinggi tanpa melihat masukan sinkron dari J dan K serta clock yang diberikan. Begitu halnya ketika masukan CLEAR/ RESET diberikan logik rendah maka keluaran FF akan langsung berlogik rendah(direset).

COUNTER JK FF

Sejumlah JK FF dapat dibangun menjadi sebuah counter seperti ditunjukkan pada

gambar 7. Counter yang dibangun dari empat buah JK FF dengan clock transisi negatif merupakan counter biner 4 bit, yang akan menghitung mulai dari 0 sampai dengan 15 dan akan kembali lagi mulai dari 0 dan seterusnya. Masukan J dan K setiap JK FF diberikan logik 1 (Vdd/Vcc) agar setiap ada clock keluaran FF menjadi toggle. Keluaran dari FF terendah akan menjadi clock untuk FF berikutnya. Dilihat dari gambar 4, sebenarnya FF0 dapat di trigger dengan transisi negatif, sehingga ke empat dari FF yang digunakan adalah sejenis.

Up counter 4 bit juga dapat dibangun dengan menggunakan JK FF dengan clock transisi positif, namun clock untuk FF berikutnya harus diambilkan dari keluaran Q, sehingga ketika Q tinggi, maka Q akan rendah yang akan berubah ketinggi ketika Q dalam keadaan rendah. Kondisi ini yang dimanfaatkan sebagai transisi clock positif untuk FF berikutnya. Gambar 5 memperlihatkan Up- counter 4 bit dengan menggunakan JK FF clock transisi positif.

Sama seperti pada up-counter dengan JK FF clock transisi negatif, hitungan counter akan dimulai dari 0 sampai 15 dan kembali 0 untuk seterusnya menghitung sampai 15 kembali.

MODULOCOUNTER

Ripple counter memiliki batas maksimum dari angka modulo (MOD numbers) yaitu

sama dengan 2N, dimana N adalah jumlah FF yang digunakan. Misal untuk maksimal Modulo 16 dibutuhkan 4 buah FF. Counter dengan angka modulo dibawah 2 N dapat dibuat dengan memanfaatkan masukan asinkron dari FF. Modulo counter ini adalah counter yang dapat diatur pada hitungan akhir tetentu sesuai dengankebutuhan. Untuk dapat memahami counter MOD ini, berikut gambar 8 diberikan diagram transisi counter untuk MOD-6.

Pada gambar 9 terlihat bahwa untuk membentuk counter dengan MOD-6 maka jumlah FF yang dibutuhkan adalah jumlah maksimal hitungan 2N. Nilai maksimal yang terdekat adalah 8 sehingga jumlah N = 3 (jumlah FF). Dengan menggunakan masukan asinkron CLEAR maka ketika hitungan 5 menuju 6, masukan CLR akan mendapat logik rendah, yaitu keluaran gerbang NAND dari masukan Q 2 dan Q1 dalam keadaan 1 1. Keadaan 1 1 ini ditandai sebagai nilai 6, karena berapapun nilai Q0 tidak akan berpengaruh. Dengan mereset semua FF, maka setelah hitungan ke 5, counter akan memulai lagi dari hitungan awal yaitu 0 seperti ditunjukkan pada gambar 8 diagram waktu counter MOD-6.

Alat dan Bahan 1. Power Supply+5Volt

1unit

2. Protoboard

1buah

3. Voltmeter

1unit

4. Saklarpushbutton

1 buah

5. Kabel penghubung (jumper) 6. ICTTL74LS00

1 buah

7. ICTTL 74LS76A

1 buah

8. Resistor330Ω

3buah

9. Resistor 1 KΩ

1 buah

10. LED

3 buah

Langkah Percobaan

a. Persiapkan peralatan praktek seperti dalam daftar peralatan dan bahan. b. Atur tegangan power supply pada nilai +5 volt dan ukurlah tegangan keluaran power supply menggunakan voltmeter. c. Lakukan percobaan rangkaian FF gerbang NAND yang ditunjukkan pada gambar 11. Gunakan IC 74LS00 dan Resistor 330 Ω dan LED warna berbeda untuk ̅ menunjukkanQ dan Q

d. Berikan tegangan pada kaki masukan gerbang logika untuk logik 1 sebesar +5 V dan 0 Volt untuk logik 0 seperti tabel 1berikut:

e. Amati keluaran pada rangkaian FF dan catat hasil pengukuran ke dalam tabel1. Tabel 1. Hasil pengukuran pada rangkaian FF gerbangNAND SET

CLEAR

1

1

0

1

1

0

OUTPUT

Ket

*LED menyala logik 1 ; LED pada logik0

f. Buatlah percobaan rangkaian seperti gambar 12. Gunakan Resistor 1 k, saklar push button, IC 74LS76A, resistor 330 Ω, danLED

g. Tekan dan lepas saklar push button terus menerus dengan durasi 1 detik. Amati keluaran pada rangkaian FF dan tuliskan hasil pengamatansaudara h. Buat rangkaian counter menggunakan IC 74LS76A (JK FF) seperti ditunjukkan pada Gambar13.

i. Tekan dan lepas saklar push button terus menerus dan amati hasil keluaran pada LED. Catat hasil dari pengamatan saudara, apakah rangkaian tersebut membuktikan counter tiga bit yang menghitung dari 1 s.d 8 dan kembali ke0?? j. Buatlah percobaan seperti gambar 14. Counter modulo6.

Tekan dan lepas saklar push button terus menerus dan amati hasil keluaran pada LED. Catat hasil dari pengamatan saudara, apakah rangkaian

Hasil Percobaan a. Tabel 1.1 Hasil pengukuran pada rangkaian FF gerbang NAND OUTPU Set

Clear

1

0

0

1

T

Ket

3,7

No change, LED Q nyala, LED Q mati

Q = 1, LED Q mati,

1,8

LED Q nyala

Q = 0, LED Q mati, 1

1

1,914

LED Q nyala

b. Tabel 1. 2 Hasil pengukuran pada rangkaian FF gerbangNAND Q Set

Clear

0

0

No Change

1

0

1

0

1

0

Ket

Semua LED mati LED Q nyala

LED Q mati

1

1

Toggle

LED Q nyala

c. Tabel 1.3 Hasil Pengamatan pada rangkaian counter modulo 8 Pertanyaan

Jawaban

Apakah rangkaian tersebut membuktikan

Dari hasil pengamatan rangkaian 3 bit

counter tiga bit yang menghitung dari 1

tidak menghitung dari 1 s.d 8 dan tidak

s.d 8 dan kembali ke 0?

kembali ke 0

d. Tabel 1.4 Hasil pengamatan pada rangkaian counter modulo 8 Pertanyaan

Jawaban

Apakah rangkaian tersebut membuktikan

Dari hasil pengamatan rangkaian counter

counter modulo 6 ?

6 LED menyala semua dan tidak menghitung dari 1 s.d 6 dan tidak kembali ke 0

Pembahasan Pada percobaan rangkaian flip flop yang pertama menggunakan gerbang NAND dan JK FF. Ketika set diinputkan 1 sedangkan clear diberikan inputan 1 maka Q menyala dalam keadaan seperti ini disebut dengan No change karena tidak adanya perubahan. Akan tetapi ketika set diinputkan 0 dan clear diinputkan 1 maka lampu akan menyala karena ketika set = 0 lalu di nand kan akan menghasilkan 1, begitupun ketika set diinputkan 1 maka akan menghasilkan clear = 0. Selanjutnya adalah rangkaian JK FF, ketika J di inputkan 0 lalu K diinputkan 0 pula maka akan bernilai tetap atau disebut pula No Change. Pada saat J rendah dan K tinggi, gerbang atas tertutup, maka tidak terdapat kemungkinan untuk mengeset flip-flop. Pada saat Q adalah tinggi, gerbang bawah melewatkan pemicu reset segera setelah pinggiran pulsa lonceng positif berikutnya tiba. Hal ini mendorong Q menjadi

rendah . Oleh karenanya J = 0 dan K=1 berarti bahwa pinggiran pulsa lonceng positif berikutnya akan mereset flip-flopnya. Yang ketiga adalah percobaan rangkaian counter, dalam percobaan ini semua LED menyala yang disebabkan kemungkinan kerusakan pada IC yang digunakan atau dapat disebabkan pula oleh komponen - komponen yang sudah tidak berfungsi dengan baik. Sama halnya dengan perobaan ke tiga, pada percobaan ke empat juga mengalami hal yang sama, semua lampu menyala yang disebabkan kebocoran pada IC yang digunakan dan mungkin pula tidak berfungsinya secara baik drai komponen – komponen yang dipakai.

Tugas dan Jawaban 1. Jelaskan gambar 15, bagimana rangkaian ini bekerja.

Jawab : Ketika Set maka akan menghasilkan nilai 1, lalu menuju kegerbang NOR nilai outputnya adalah 0, sehingga Q=0. Lalu outputnya Q=0 turun sehingga masukke gerbang NOR yang ada di bawah. Ketika Preset maka nilainya menjadi 1. Jadi gerbang NOR yang ada di bawah akan bernilai 1 dan 0 sehingga menghasilkan Q=1. Jika hasil gerbang NOR yang bawah masuk lagi kegerbang NOR yang atas, maka akan berlawanan (Flip Flop).

2. Gambarkan diagram waktu keluaran Q dari D-Latch gambar16.

Jawab :

Kesimpulan 1. Ketika set dan clear diinputkan 1 maka akan bernilai tetap dan lampu akan menyala. Jika diberikan 0 pada set dan clear = 1 maka Q akan menyala dan ketika set = 1 dan clear = 0 maka Q akan mati dan Q akan menyala. 2. JK flip flop Clock merupakan rangkaian yang memiliki prinsip kerja dengan menambahkan clock ( pengatur sinyal) untuk menentukan berubah tidaknya output dari Clock. Ketika set = 0 dan clear = 0 maka tidak akan terjadi perubahan atau dapat dikatakan pula no change. Jika set dan clear adalah 1 maka semua LED akan menyala. https://youtu.be/sdpV7s6uvOk...