Literatur Review Rangkaian Digital Flip-Flop PDF

Preview

Summary

Nama : SETA AJI DWI ANGGARA NIM : 20170120145 Sistem Digital Literatur Review Rangkaian Digital Flip-Flop Flip-Flop merupakan Suatu rangkaian gabungan gerbang-gerbang logika menjadi gerbang logika kombinasional dan kemudian diumpan-balikan yang dapat menyimpan data. Mempelajari rangkaian penyimpanan...

Description

Nama

: SETA AJI DWI ANGGARA

NIM

: 20170120145

Sistem Digital

Literatur Review Rangkaian Digital Flip-Flop Flip-Flop merupakan Suatu rangkaian gabungan gerbang-gerbang logika menjadi gerbang logika kombinasional dan kemudian diumpan-balikan yang dapat menyimpan data. Mempelajari rangkaian penyimpanan yang akan menahan (atau mengingat) data dalam sebuah keadaan digital yaitu 0 dan 1. Tiap elemen mampu menyimpan 1bit data biner, yang dinyatakan dalam sistem biner yaitu 0 dan 1. (Prihatin, Putri, Wardani, & Kumala, 2018) Simbol flip-flop adalah

Macam – macam Flip – Flop : 1. Flip-flop RS NOR Flip-flop ini dibangun dengan menggunakan gerbang logika NOR dapat disebut juga penahan NOR. Rangkaian flip-flop RS NOR :

Input R dalam keadaan 0 dan dalam keadaan 1 memberikan keadaan set. Sedangkan apabila R tinggi S rendah maka keadaan akan menjadi reset. Lainnya bila set dalam keadaan 1 dan reset dalam keadaan 1, maka akan terjadi keadaan pacu. Oleh karena itu disarankan menghindari R dan S dalam keadaan 1. Tabel kebenaran flip-flop RS NOR :

2. Flip-flop RS NAND Flip-flop yang terbuat dari gerbang logika NAND sering disebut sebagai penahan NAND. Rangkaian flipflop RS NAND :

Penahan NAND prinsip kerjanya sama dengan penahan NOR. Perbedaannya terletak pada keadaan level atau tingkat logikanya. Input-input set dan reset dari penahan NOR bekerja dari keadaan 0 menjadi 1, sewaktu mengubah keadaan, sedangkan penahan NAND bekerja dari keadaan 1 menjadi 0, sewaktu mengubah keadaan. Tabel kebenaran flip-flop RS NAND :

3. Flip-flop RS Clock Flip-flop RS Clock modifikasi dari flip-flop RS. Rangkaian flip-flop RS clock :

Flip-flop RS clock ini harus menyesuaikan diri dengan sinyal clock. Apabila sinyal pendetak input pada logika 0, maka data yang masuk pada R dan S tidak akan ditanggapi atau diproses oleh flip-flop, sehingga output Q tetap tidak berubah. Jika sinyal pendetak berubah dari logika 0 menjadi 1, seketika itu juga input set atau reset akan ditanggapi, sehingga output Q berubah.

Tabel kebenaran Flip-flop RS Clock :

4. Flip-flop D tanpa enable dan clock Flip-flop D yang paling sederhana dapat dibangun penahan NOR, akan tetapi pada bagian inputnya ditambah dengan gerbang logika NOT. Tetapi pada rangkaian ini gerbang logika logika NOT diganti dengan gerbang logika NAND. Flip-flop ini hanya memiliki satu input. Rangkaian D tanpa enable dan clock :

Ketika D kondisi 1 maka output Q akan langsung berubah menjadi kondisi 1 dan ketika D kondisi 0 maka output Q akan langsung berubah kondisi menjadi 0. Tabel kebenaran flipflop D tanpa enable dan clock :

5. Flip-flop D dengan enable Flip-flop D ini dapat dibentuk dari flip-flop RS dengan menambah sebuah gerbang logika inverter. Rangkaian flip-flop D dengan enable :

Rangkaian flip-flop ini dapat dilihat bahwa R dan S akan saling berlawanan satu sama lainnya dan S terhubung langsung dengan input tunggal D, sedangkan R melalui gerbang logika NOT. Jika digunakan akan sedemikian hingga output Q akan selalu

sama dengan D selama enable dalam keadaan tinggi, tetapi data akan tetap ditahan dan input D ditolak, sampai enable menjadi 0. Tabel kebenaran dari flip-flop D dengan enable:

6. Flip-flop D dengan clock Flip-flop D dengan clock adalah modifikasi dari flip-flop D. Rangkaian Flip-flop D dengan clock :

Sinyal kendali enable tanpa sinyal pendetak dengan cara mengganti input enable dengan clock. Prinsip kerjanya sama, tidak ada perbedaan, hanya cara pengoperasiannya yang berbeda. Jika flip-flop D dengan enable, tidak dapat mengendalikan penahan D tanpa batasan waktu, atau disebut mode asinkron, maka flip-flop D dengan clock, harus mengikuti laju sinyal clock. Tabel kebenaran dari flip-flop D dengan clock :

7. Flip-flop JK Pemicu tepi Rangkaian flip-flop JK ini terdiri dari rangkaian gerbang logika, seperti halnya flipflop lainnya. Rangkaian Flip-flop JK Pemicu Tepi :

Tetapi JK flip-flop memiliki keunikan tersendiri pada output Q dan Q’ terdapat 2 jenis umpan balik dengan output yang diumpan balikkan kembali. Flip-flop JK memiliki 2 input kendali yang disebut J dan K yang berfungsi mengatur apa yang akan dilakukan rangkaian pada tepi sinyal clock. Tabel kebenaran flip-flop JK pemicu tepi :

8. Flip-flop JK Master-Slave Flip-flop JK master-slave adalah kombinasi dari dua buah penahan yang diatur dengan master diatur oleh sinyal pendetak positif, sedangkan yang kedua atau yang terletak di belakang disebut dengan slave yang merupakan penahan yang diatur oleh sinyal pendetak negatif. Rangkaian flip-flop JK master-slave :

Tabel kebenaran JK master-slave :

Dari tabel kebenaran dapat dilihat bahwa input asinkron preset dan clear adalah aktif rendah (low active). Artinya suatu keadaan low pada clear akan membuat flip-flop

menjadi set (Q=1), dan suatu keadaan low pada clear akan menyebabkan flip-flop menjadi reset (Q=0). 9. Flip-flop T (toggle) Flip-flop T adalah kondisi khusus dari JK flip-flop. Input T didapatkan dari input J dan K saling dihubungkan. Rangkaian flip-flop T :

Pada flip-flop T, J dan K akan bernilai sama 00 atau 11. Pada saat clock turun maka kondisi output Q tergantung pada input T. Kondisi output Q berubah-ubah (toggle) dicapai pada saat input T bernilai 1. Tabel kebenaran dari flip-flop T :

DAFTAR PUSTAKA Iswanto, S.T., & Eng, M. (2008). Design dan Implementasi Sistem Embedded Mikrokontroler ATMega8535 dengan Bahasa Basic. Yogyakarta: Gava Media. Kho, D. (2016, Agustus 2). Pengertian Flip-flop Jenis Flip-flop. Diperoleh dari https://teknikelektronika.com: https://teknikelektronika.com/pengerti an-flip-flopjenis-flip-flop/ (Diakses Kamis, 24 Oktober 2019). Prihatin, E., Putri, D., Wardani, K., & Kumala, I. S. (2018). Rancang Bangun Modul Pembelajaran Flip-flop untuk Mata Kuliah Teknik Digital 2. 2(2), 1–11....