Intro Verilog ISE 1 Enunciado 2016 17 PDF

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Enunciado práctica Intro Verilog ISE 1 2016 17...

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GII-IC EdC

Enunciado1

Introducción a Verilog y XILINX ISE2 1. Introducción Esta práctica pretende servir de introducción al diseño moderno de circuitos digitales presentando el flujo de diseño en un entorno profesional y realizando la verificación funcional del diseño introducido. Esta primera práctica es eminentemente tutorial y se verá completada con otra dirigida a implementar sobre FPGA un sistema digital simple, pero real.

2. Objetivos Los objetivos generales de esta sesión de laboratorio son los siguientes: 

Familiarizarse con el lenguaje Verilog-HDL



Conocer el entorno de diseño sobre FPGA, en concreto el entorno de diseño ISE de XILINX.



Practicar con las herramientas de verificación mediante simulación del diseño.



Desarrollar el proceso de diseño y simulación. Para ello se han elegido dos circuitos muy simples, uno combinacional y otro secuencial. Concretamente un decodificador 4 a 16 y un contador.

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IMPORTANTE: Para realizar las prácticas en laboratorio es obligatorio que el alumno lleve debidamente cumplimentado el estudio teórico: por escrito, detallado, completo, claro y bien presentado. El profesor podrá realizar preguntas y pedir aclaraciones sobre el estudio teórico realizado. Es muy conveniente que el alumno lleve impreso los enunciados a las sesiones prácticas. Esta práctica se ha desarrollado por profesores del DTE de la US. 2

Verilog es un lenguaje de descripción de hardware. Por su parte, Xilinx ISE (Integrated Synthesis Environment) es un software de diseño producido por Xilinx (www.xilinx.com) especialmente indicado para desarrollos electrónicos sobre FPGAs. Una FPGA (Field-Programmable Gate Array) es un tipo de circuito integrado programable de alta densidad de integración; actualmente llegan a tener más de mil pines de I/O y decenas de millones de puertas lógicas.

2-mar.-16 Rev. Mv3

EdC-IC Práctica Verilog. ISE/Xilinx

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3. Estudio teórico previo a la sesión de laboratorio En la documentación, junto a este enunciado, se le suministran los 6 ficheros necesarios para el desarrollo de la práctica y que son mostrados en la siguiente tabla. Los 3 denominados nombre.v corresponden a otras tantas descripciones Verilog de circuitos y los otros 3 (denominados nombre_tb.v) son las respectivas descripciones necesarias para el testbench (simulación).

Nombre del fichero decodificador.v decodificador_tb.v contador.v contador_tb.v lab1.v lab1_tb.v

Contenido Módulo con el decodificador 4:16 Testbench para el decodificador 4:16 Módulo con el contador módulo 16 Testbench para el contador módulo 16 Módulo con el sistema completo Testbench para el sistema completo

Tareas Sesión laboratorio

Estudio previo Ver punto 1

Uso tal cual Uso tal cual

Ver punto 2

Uso tal cual Modificarlo (ver Tutorial)

Ver punto 3

Completarlo (ver Tutorial) Uso tal cual

A continuación se incluyen las descripciones Verilog del decodificador y del contador.

// Contador modulo 16 // Decodificador 4 a 16 module dec4a16( input [3:0]a, output reg [15:0]w); always @ (a) begin w = 0; w[a] = 1; end endmodule

module contador_mod_16( input clk,up,reset, output reg [3:0] q, output cy); assign cy = &q; always @(posedge clk) if (reset==1 ) q...