[P15] - Simulación Divisor de Frecuencia a 1 seg 75% (bajo) 25% (alto) PDF

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Simulación Divisor de Frecuencia a 1 seg 75% (bajo) 25% (alto)...

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UNIVERSIDAD AUTÓNOMA DE ZACATECAS “Francisco García Salinas”

Unidad Académica de Ingeniería Eléctrica Programa de Ingeniería en Computación. Arquitectura de Computadoras.

Tarea no. 15 Simulación Divisor de Frecuencia a 1 seg 75% (bajo) 25% (alto) Alumno:

Iván Martínez López - 33142353 Docente – Investigador

M.I.A. Oscar Osvaldo Ordaz García

Zacatecas, Zac., 18 de Agosto de 2016

Desarrollo Para este trabajo se pide simular un divisor de frecuencia, este divisor trabajará a 50 MHz, por lo que para que pase un segundo deben pasar 50 millones de pulsos, a partir de este dato se creó la lógica para diseñar el divisor solicitado, dado que se pide que el divisor sea 75% en bajo y 25% en alto, esto será ¾ de segundo en bajo y ¼ segundo en alto, dicho de otra forma, las primeras 37.5 millones de pulsaciones estarán en bajo y las siguientes 12.5 millones en alto. Para poder realizar esto se diseñó un contador para las pulsaciones, cuando este contador llegue a 37.5 millones, la señal de salida se invertirá (si era 0 será un 1 y viceversa), y al llegar a los 50 millones se vuelve a invertir la señal, además de que el contador se reinicia. Eso fue todo lo necesario para programar el divisor, ahora se mostrará el código utilizado

Código

Simulación Esta es la simulación del divisor 75 – 25, como se puede observar durante los primeros 750ms (.25 segundos) la señal de salida se encuentra en bajo, y en los siguientes 250 ms la señal pasa a alto, la simulación se realizó durante 1.1 segundos, para comprobar que al pasar 1 segundo la señal vuelve a invertirse.

Resultado La simulación funcionó como se esperaba, comportándose de la manera en que se programó, la finalidad de este divisor es que los leds estén funcionando en base a este divisor, por lo que estos leds estarán apagados ¾ segundo y prenderán durante ¼ segundo....