TP VHDL AMS(FLIP FLOP, le CNA,Circuit RC) PDF

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Université Hassan 1er Ecole Nationale des Sciences Appliquées de Khouribga Département Génie Electrique Compte rendu du TP1 VHDL-AMS Réalisé par : TEFFAL Ayoub Encadré par : Mr. LAGRAT Ismail Table de matière Objectif du TP ……………………………………………………………………………………..3 VHDL-AMS……………………………………………………………………………………...

Description

Université Hassan 1er Ecole Nationale des Sciences Appliquées de Khouribga

Département Génie Electrique

Compte rendu du TP1 VHDL-AMS

Réalisé par : TEFFAL Ayoub Encadré par : Mr. LAGRAT Ismail

Table de matière Objectif du TP ……………………………………………………………………………………..3 VHDL-AMS…………………………………………………………………………………………..4 Le circuit RC …………………………………………………………………………………………5 Le circuit FLIP FLOP et LE CNA ……………………………………………………………10

TP VHDL AMS

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VHDL AMS : VHDL-AMS est un dérivé du langage de description matériel VHDL (norme IEEE 10761993). Il comprend des extensions analogiques et des signaux mixtes (en anglais analog and mixed-signal, AMS) afin de définir le comportement des systèmes à signaux analogiques et mixtes (IEEE 1076.1-1999).

La norme VHDL-AMS a été instaurée dans l'intention de permettre aux concepteurs de systèmes à signaux analogiques et mixtes et de circuits intégrés de pouvoir créer et d'utiliser des modules qui encapsulent les descriptions de comportement de haut niveau, aussi bien que des descriptions structurelles de systèmes et de composants1.

VHDL-AMS définit un langage de modélisation standardisé par l'industrie pour les circuits à signaux mixtes. Il fournit à la fois le temps-continu et les sémantiques de modélisation d'événements. Il est donc approprié pour les circuits analogiques, numériques et mixtes. Il est particulièrement bien adapté pour la vérification de circuits intégrés complexes qui allient des signaux analogiques, mixtes et des fréquences radios.

Il est important de noter que le VHDL-AMS ne constitue pas un langage de conception ou synthèse. Il s'agit seulement d'un langage de description du matériel.

TP VHDL AMS

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Objectif du TP : Ce TP va nous permettre de mettre en pratique tout ce que l’on vient d’apprendre dans le cours, ainsi se familiariser avec le langage VHDL AMS à travers le logiciel HAMSTER. On va maintenant décrire un modèle comportemental qui contient un générateur de signal (Flip flop) sa sortie va être lier a un convertisseur Numérique/analogique, et la sortie de ce dernier va être l’entrée d’un filtre passe bas RC. Pour commencer la description on va décrire chaque entité indépendamment.

Partir1 : Le circuit RC série

La source de tension Echelon : Le code généré : LIBRARY DISCIPLINES;

USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.ALL;

--entity declaration. ENTITY Source IS PORT(TERMINAL p,m: ELECTRICAL);

END Source; --architecture declaration. ARCHITECTURE comportement_2 OF Source IS QUANTITY v_in ACROSS i_out THROUGH p TO m;

TP VHDL AMS

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BEGIN --the constant voltage source equation. IF now < 1.5 ms or now > 3.5 ms USE v_in==0.0; ELSE v_in==1.0; END USE; END ARCHITECTURE comportement_2;

La résistance Le code généré :

LIBRARY DISCIPLINES;

USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.ALL;

Entity Resistance IS generic(R_value:real:=1_000.0); port(TERMINAL a,b:electrical); END Resistance; ARCHITECTURE comportement of Resistance IS QUANTITY V ACROSS I THROUGH a TO b; BEGIN V==R_value * I; END comportement; TP VHDL AMS

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La capacité : Le code généré : LIBRARY DISCIPLINES;

USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.ALL;

ENTITY CAPA IS generic(C_value:real:=1.0e-6); port(TERMINAL c,d:electrical); END CAPA;

ARCHITECTURE comportement_1 of

CAPA IS

QUANTITY v_1 ACROSS I_1 THROUGH c TO d; BEGIN I_1==C_value * v_1'dot; END comportement_1; Le testbench : LIBRARY DISCIPLINES; USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.ALL;

ENTITY testbench IS

END testbench; TP VHDL AMS

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ARCHITECTURE behav OF testbench IS TERMINAL n1,n2: ELECTRICAL; BEGIN E: ENTITY Source (comportement_2) PORT MAP (n1,electrical_ground); r1: ENTITY Resistance (comportement) PORT MAP (n1,n2); c1: ENTITY CAPA (comportement_1) PORT MAP (n2, electrical_ground); END behav;

L’option de la simulation:

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Résultat de la simuation:

Partir2 : Le circuit FLIP FLOP Le signal d’horloge : Le code généré : LIBRARY DISCIPLINES; LIBRARY IEEE; USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.ALL;

USE IEEE.MATH_REAL.ALL;

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ENTITY FlipFlop IS PORT(SIGNAL Output:out bit); END FlipFlop ; ARCHITECTURE behav OF FlipFlop IS SIGNAL a : bit; BEGIN a...