Laboratorio 3 - Ejemplo 4_3 - ISE Designed Suite PDF

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Universidad Tecnológica de PanamáFacultad EléctricaLic. Ing. Eléctrica y ElectrónicaMicroprocesadoresGrupo : 1EE-Practica de laboratorio 3Ejemplo 4 en VHDLPertenece a :Romario Pitti4- 787-Profesor:Medardo LogreiraFecha de entrega:9/06/Planteamiento del ejemplo 4 del capítulo 4 del libro de Sistema D...

Description

Universidad Tecnológica de Panamá Facultad Eléctrica Lic. Ing. Eléctrica y Electrónica

Microprocesadores Grupo:1EE-141

Practica de laboratorio 3 Ejemplo 4.3 en VHDL

Pertenece a: Romario Pitti 4-787-364

Profesor: Medardo Logreira

Fecha de entrega: 9/06/2021

Planteamiento del ejemplo 4.3 del capítulo 4 del libro de Sistema Digitales de Gerald R. Peterson y Frederick J. Hill. Ilustración 1

Ilustración 1 Problema 4.3

Para el planteamiento del problema se desarrollo en clases un diagrama de flujo (Ilustración 2) el cual detalla el comportamiento que debe tener el problema asignado.

Ilustración 2 Diagrama de flujo del problema 4.3

Para el diagrama de flujo se propuso dividir el problema en dos partes de secuencias de APHL: una secuencia de control y una secuencia de data. Secuencia de Control

Para esta secuencia desarrollamos un scrip de VHDL en el software XILINX ISE Web Desing library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.numeric_std.all; use IEEE.std_logic_unsigned.all; entity Control is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; cont : in STD_LOGIC_VECTOR (0 to 1); csl : inout STD_LOGIC_VECTOR (1 to 8); ready : in STD_LOGIC; word : in STD_LOGIC); end Control; architecture Control of Control is type ESTADO is (S1, S2, S3, S4, S5, S6, S7, S8) ; signal Q , Qnext : ESTADO ; begin Inicio: process (Qnext,clk,reset) begin if reset = '1' then Q...